单片机数字时钟整点报时问题。 void zdbs(){if(sec=5){beep=0；delay(1)；beep=1；delay(1)；}你把这里的延时还得改一下，一般是还要改小一点，你把延时子程序也得改一下，这个是需要一个不断调试和经验积累的过程的
求数字时钟电路图 纯硬件设计的 具有半点和整点报时功能 不是单片机的 图http：//www.elecfans.com/article/88/131/189/2008/200801087060.html
数字时钟整点报时该怎么连接蜂鸣器 一般闹钟用的蜂鸣器都是交流驱动的，与蜂鸣器的连接都是正常的连接，有用外部信号来控制。
数字钟(闹钟+秒表+整点报时+校时) 最低0.27元开通文库会员，查看完整内容>；原发布者：小轩在这呢总结设计报告数字钟设计内容简介数字钟的主要由74160计数器、7447译码器和显示电路来实现基本功能，而校时、整点报时、秒表和闹钟电路实现其扩展功能。整个电路的秒脉冲（即1HZ）由事先封装好的分频电路产生，秒脉冲送入74160计数器，‘秒’‘分’‘时’的计数器分别送到对应的译码器，然后再将信号送到显示电路显示时间。本次数字钟的设计计时周期为24小时制，显示满刻度为23时59分59秒，星期显示方面为周一~周六+周日。扩展功能的校时电路为自动校时，在校准‘分’‘时’显示后，可以在这个数的基础上继续运e69da5e887aae799bee5baa631333433623766行，在整点报时功能中，当数字钟运行至整点前4秒时（例：23时59分56秒）即开始报时，持续5秒后停止，整点报时功能不可手动关闭。秒表功能方面，设计给定脉冲为100HZ，为4位显示，最大设计计时为60.99秒，可以手动暂停/开始和清零。最后是闹钟功能，闹钟设计响应时间为60秒，并且可以手动开启/关闭闹钟。设计框图单元模块设计一、‘秒’电路秒电路由两片74161计数器加秒脉冲来实现60进制的计数，再通过两片7447译码器将信号给到显示模块来实现秒的功能。二、‘分’。
verilog语言写多功能数字钟，现在我的程序实现了整点报时和闹钟定时功能，但是这两个都要凤鸣器响 首先你板子上要有蜂鸣器，看你蜂鸣器的引脚和FPGA的那根引脚连接的，在UCF里约束上，然后你到整点和闹钟的时候就把这根信号给1就行了吧。
