FPGA如何把模拟时钟同频率的转换为数字时钟，不使用PLL 哈哈，这简单。那就需要你考虑时钟质量的要求了，FPGA的管脚本身就带有电平判决功能，因此你将模拟信号输入到FPGA管脚。
PLL是锁相环，请问鉴相器输入端输入的两路信号有一路说是参考频率，请问是基准时钟还是VCO应该工作的频率 输入的是要锁定频率的信号和vco工作的初始频率信号，锁定后只是频率相同，还是会存在固定的相位差
我想用ISE 中的SPARTAN-6芯片写一个全局时钟，PLL的，输入100MHz，输出10M，我想用它的IP_core
FPGA中PLL对输入时钟有什么要求 具体要求要看对应fpga的数据手册，手册上有详细要求
什么是PLL？ PLL有什么作用？ PLL。其2113实就是锁相环路，简称为锁相环。许多电子设备5261要正常工作，4102通常需要外部的输入信号与内部的振荡信号同1653步，利用锁相环路就可以实现这个目的。锁相环路是一种反馈控制电路，简称锁相环（PLL）。一种输出一定频率信号的振荡电路，也称为相位同步环（回路）。该回路利用使外部施加的基准信号与 PLL 回路内的振荡器输出的相位差恒定的反馈控制来产生振荡信号。在网络领域中，PLL 用于从接收的信号中分离出时钟信号。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。主要由检相器组成的电路，将电压控制振荡器的频率与输入载波信号或参考频率发生器的信号相比较。在通过了环路滤波器后，检相器的输出被反馈给电压控制振荡器来保持其与输入频率或参考频率完全同相。彩色电视、遥测设备和其他许多接收机都具有锁相环路。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。目前锁相环主要有模拟锁相环，数字锁相环。
Quartus中PLL怎么连接啊，各个端口代表什么意思啊？见图 端口 说明 来源 目的 inclk0 PLL的时钟输入 专用时钟输入管脚（1）÷n计数器 areset areset是高有效信号，复位所有的PLL计数器为初始值。当该信号为高时，PLL复位该计数器。
STM32中，为什么HSI时钟要2分频后才能作为PLL输入？ 硬件设计的原因，便于波形整形，对称！
