“拥护者”英特尔走向摩尔定律的下一步。

编译 | 子佩

编辑 | Panken

芯东西12月30日消息,英特尔在本周的IEEE国际电子设备会议上展示了一项新的研究,或为续命摩尔定律提供下一步可行方向。

此项研究是英特尔一直热衷的堆叠纳米片晶体管技术,通过将PMOS和NMOS两种晶体管堆叠起来,可以将CMOS电路的面积减少一半,这意味着未来集成电路晶体管密度可能会翻番。

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用最简单CMOS器件做实验,

尺寸大小减一半

几乎每一台电子设备都离不开NMOS和PMOS两种晶体管的“协同合作”。在相同的电压下,两个晶体管只有一个会打开,把它们放在一起意味着只要有其中之一发生改变,电流才会流动,这大大地降低了能耗。

几十年以来,NMOS和PMOS晶体管在CMOS电路中一直并排放置,如果我们想让CMOS电路的尺寸更小,那两个晶体管的位置就应该更加贴近。

英特尔选择的方式,就是让它们堆叠起来。

▲堆叠的NMOS和PMOS晶体管(图源:英特尔)

有了堆叠晶体管这一巧思,英特尔使用了被称为下一代晶体管结构的纳米片晶体管技术。不同于以往晶体管主要由垂直硅鳍片构成,纳米片(nanosheet)的沟道区由多层、水平的、纳米级薄的片层堆叠而成。

▲CMOS器件由平面发展至FinFET、纳米薄片,进一步缩小电路尺寸。(图源:英特尔)

基于以上的思路,英特尔的工程师们设计了最简单的CMOS逻辑电路,即反相器,它只包含两个晶体管、两个电源连接、一个输出和一个输入互连接口。

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“进击”的堆叠工艺:

同时构建PMOS和NMOS晶体管

英特尔制造堆叠纳米片的方案被称为自对准过程,因为它在一步中就可以构建出两个已经堆叠起来的晶体管,而不需要后期再将两块独立的晶体管再粘合在一起。

本质上,该堆叠工艺的改变是对纳米片晶体管制造步骤的修改。

首先,硅和硅锗的重复层将会被雕刻成狭长的窄鳍形状,然后,硅锗层会被蚀刻,只留下一组悬浮的硅纳米薄片。

通常来说,一组纳米片最后会形成一个晶体管。

但在新工艺中,为了形成NMOS晶体管,顶部的两个纳米片被连接到磷掺杂的硅上;为了形成PMOS晶体管,底部的两个纳米片被连接到硼掺杂的硅锗上。

▲由堆叠晶体管组成的反相器(图源:英特尔)

英特尔高级研究员兼组件研究总监Robert Chau表示,整套制作工艺当然会更加复杂,但是英特尔研究人员正努力使它尽可能简单。

他说:“复杂的制造流程会影响到制造堆叠CMOS芯片的实用性。一旦解决了制造工艺实用性的问题,下一步就是要追求更好的性能。”

这可能将会涉及改进PMOS晶体管,因为目前他们导电效率远低于NMOS晶体管。Robert Chau表示,如果要改进导电效率,他们会考虑通过压缩应变或拉伸应变的方式改变晶体管沟道,使硅晶体变形,让载流子更快通过。

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结语:纳米片领域,求新求变

不只是英特尔,其他许多研究机构也在寻求堆叠纳米片领域的创新设计。

比利时研究机构Imec率先提出了CFET(纳米薄片场效应晶体管)的概念,并在去年IEEE VLSI(超大规模集成电路大会)会议上报告了这一进程,但Imec的这一成果并非完全由纳米片晶体管制成,它的底层是FinFET,顶层是单一纳米片。台湾研究人员也曾发表一个用于PMOS、NMOS晶体管制造的CFET结构。

英特尔的堆叠纳米片晶体管技艺,会带我们走向摩尔定律的下一步吗?我们拭目以待。