两片74160构成29进制计数器。请问这里的进位输出为什么要这样画？进位端不是C吗？？ 由个位到十位的进位输出是左边74160的C。因为右边74160的输出Q0~Q3最大只有0100，进位输出C就没作用，要做到计算29的次数就需要G2进位输出。
数字电路问题 设计十进制计数器 同步置数法，当记到10的时候（1010），用个或门，与非门得到低电平给异步置数端置1从新计数.
试设计一个带有进位输出端的十三进制计数器 你好：不知道你是用什么芯片做这个十三进制计数器，我就自己用74LS192来做了。我吧我的DSN文件给你。希望我的回答能帮助到你。
用VHDL设计一个带有进位输出端co的6进制计数器，当计数器计数值为3和5时 library ieee；use ieee.std_logic_1164.all；use ieee.std_logic_unsigned.all；entity counter_6 isport(clk：in std_logic；q：out std_logic_vector(2 downto 0)；co：out std_logic)；end counter_6；architecture behavior of counter_6 issignal q_temp：std_logic_vector(2 downto 0)；beginq；process(clk)beginif rising_edge(clk)thencase q_temp iswhen\"010\"|\"100\"=>；co；q_temp；when\"101\"=>；co；q_temp(others=>；'0')；when others=>；co；q_temp；end case；end if；end process；end behavior；
计数器的进位输出是什么，有什么用？ 计数器的进位输出就相当于进制e68a84e8a2ade79fa5e9819331333431353938转换，即计算时满足条件的进位。计数器满模值时，产生一个进位输出CO信号或借位输出BO信号，作为标志信号或进位功能扩展。例如：计数器是模M=8的二进制加法器，计数循环从000-111，共8个状态。当计满8个数时，输出等于1，相当于逢8进1的进位输出。计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。除了计数功能外，计数器产品还有一些附加功能，如异步复位、预置数(注意，有同步预置数和异步预置数两种。前者受时钟脉冲控制，后者不受时钟脉冲控制)、保持(注意，有保持进位和不保持进位两种)。虽然计数器产品一般只有二进制和十进制两种，有了这些附加功能，我们就可以方便地用我们可以得到的。
利用JK触发器设计一个带进位输出端的四进制计数器 首先 jk相连得到一个t触发器，输入 t(就是jk)，ctrl，输出q 设四个t的输出状态是q3 q2 q1 q0 也就是每高一级（每高一位）由低位来驱动 t0123 连 1 c0连 clk c1 连 q0 c2 连 。
JK触发器构成的5进制计数器，为什么进位输出C会滞后一个信号？？ J=0，K=1时，2113Qn 1=0，即复位；J=1，K=0时，Qn 1=1，即置位5261。复位、置位是与时钟CP下沿同步的。JK触发器另两个状4102态是1653：J=0，K=0，Qn+1=保持；J=1，K=1，Qn+1=翻转。当第五个脉冲下降沿到后，Q2Q1Q0才为100，此时计数器记到了5，你根据状态方程也可以算出来的。逻辑上看，第五个CP脉冲到，才能有进位C出现，所以在此滞后一个信号。
设计一个带有进位输出端co的6进制计数器
74ls161构成十四进制计数器时的进位输出端 可以清零，可以进位。第一片计数器Q3~0=1001时作为同步进位输出。两片计数器都是Q3~0=1010时异步清零。Q3~0=1010不是有效输出，只在输出端维持很短的时间。Q3~0=1001时有效。
利用JK触发器设计一个带进位输出端的四进制计数器 两个接成计数状态的JK触发器链连就可以构成异步的四进制计数器
