课程设计任务书 课程设计名称 EDA课程设计 学生姓名 专业班级 设计题目 多功能数字钟设计 一、课程设计目的 1、综合运用EDA技术，独立完成一个课题的设计，考察运用所学知识，解决实际问题的能力；2、结合理论知识，考察阅读参考资料、文献、手VHDL数字时钟完整程序代码（要求要有元件例化，并
用VHDL语言写数字钟，要有整点报时的 答案发到我邮箱就行了，906456725@qq.com a.秒计数器设计（xsecond）LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.STD_LOGIC_UNSIGNED.ALL；USE 。
用VHDL语言写数字钟，要有整点报时的 a.秒计数器设计（xsecond）LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.STD_LOGIC_UNSIGNED.ALL；USE IEEE.STD_LOGIC_ARITH.ALL；entity xsecond isport(clk：in std_logic；clkset：in std_logic；setmin：in std_logic；reset：in std_logic；secout：out std_logic_vector(6 downto 0)；enmin：out std_logic)；end xsecond；architecture xsecond_arch of xsecond issignal sec：std_logic_vector(6 downto 0)；signal emin：std_logic；signal secl：std_logic；beginprocess(reset，sec，emin，setmin，clkset)beginif reset='0' thenenmin；secout；secl；elsesecl；secout；if clkset='1'and clkset'event thenif setmin='0'thenenmin；elseenmin；end if；end if；end if；end process；process(clk，secl)alias lcount：std_logic_vector(3 downto 0)is sec(3 downto 0)；alias hcount：std_logic_vector(2 downto 0)is sec(6 downto 4)；beginif secl='1' thensec；elseif(clk='1' and clk'event)thenif lcountlcount；if hcount/5 thenhcount；emin；elsehcount；emin；end if；elselcount；emin；end if；end if；end if；end process；end xsecond_arch；b.分计数器设计（xminute。
VHDL数字钟手动调节小时和分怎样实现？ 加按键嘛一个控制时，分的调节模式一个加，一个减
vhdl 数字钟 use ieee.std_logic_1164.all；顶层实体，用的是20Mhz的时钟use ieee.std_logic_unsigned.all；use ieee.std_logic_arith.all；entity clock_shu isportclk：in std_logic；reset：in std_logic；duan：out std_logic_vector(5 downto 0)；data_o：out std_logic_vector(7 downto 0)end；architecture a of clock_shu iscomponent count60portcarry：std_logic；rst：std_logic；times：out integer range 0 to 59；full：out std_logicend component；component count24portcarry：in std_logic；rst：in std_logic；times：out integer range 0 to 23full：out std_logicend component；component i60bcdportinterg：in integer range 0 to 59；ten：out std_logic_vector(7 downto 0)；one：out std_logic_vector(7 downto 0)end component；component i24bcdportinterg：in integer range 0 to 23；ten：out std_logic_vector(7 downto 0)；one：out std_logic_vector(7 downto 0)end component；signal carry1，carry2：std_logic；signal abin1，abin2：integer range 0 to 59；signal abin3：integer range 0 to 23；signal clk_1h：std_logic；signal sh，sl，mh，ml，hh，hl：std_logic_vector(7。
数字钟VHDL程序 程序启动，校时，校分使能输入校对用的加减输入时分秒显示输出根据CLK进行“秒”的累加，逐次进行进位判断。“时”就根据“分”的进位判断。这是数字电路连线的思路啦。呵呵http：//zhidao.baidu.com/question/76922909.html 还可以参考一下这个，要方便的多
vhdl数字钟的代码
帮我搞一下数字钟VHDL程序 多加几个计数变量（计算前四声的，每隔两秒的，闹铃10秒的等等），一个分频变量（CLK由500变1000用的）。还有闹铃的使能端。慢慢往你现有的程序里面塞吧。
