怎样实现8位并行数据输入，转换成4为并行数据输出？用Verilog 或VHDL程序实现，急，谢谢 输出时钟应该是输入时钟的2倍如果不这样的话，那就利用输入时钟的两个沿进行输出控制。
求VHDL语言编写8位并行数字相关器，万分感谢啊！！！最好有注释 谢谢。 数字钟的VHDL设计1、设计任务及要求：设计任务：设计一台能显示时、分、秒的数字钟。具体要求如下：由实验箱上的时钟信号经分频产生秒脉冲；计时计数器用24进制计时电路；可手动校时，能分别进行时、分的校正；整点报时；2 程序代码及相应波形Second1(秒计数 6进制和10进制)Library ieee；Use ieee.std_logic_1164.all；Use ieee.std_logic_unsigned.all；Entity second1 isPort(clks，clr：in std_logic；Secs，Secg：out std_logic_vector(3 downto 0)；cout1：out std_logic)；End second1；Architecture a of second1 isBeginProcess(clks，clr)variable ss，sg：std_logic_vector(3 downto 0)；variable co：std_logic；BeginIf clr='1' then ss：=\"0000；sg：=\"0000；Elsif clks'event and clks='1' thenif ss=\"0101\"and sg=\"1001\"then ss：=\"0000；sg：=\"0000；co：='1'；elsif sg；co：='0'；elsif sg=\"1001\"then sg：=\"0000；ss：=ss+1；co：='0'；end if；end if；cout1；Secs；Secg；end process；End a；Min1（分计数器 6进制和10进制 alm实现整点报时）Library ieee；Use ieee.std_logic_1164.all；Use ieee.std_logic_unsigned.all；Entity min1 isPort(clkm，clr：in std_logic；mins，ming：。
为什么从本质上讲VHDL的所有语句都是并行语句？那为什么又有顺序语句 结构体的本质是描述一个电路的结构。所谓电路结构，就是指电路中元件之间的连接关系，这其中包含两个含义：1.电路中有些什么元件，2.这些元件之间是如何连接的。结构体中的每一个语句都描述了一个电路模块（每一个电路模块都可以看成是一个宏元件），而电路中的所有模块（元件）都是同时工作的，所以，结构体中的所有语句也就都是并行的，没有书写顺序的限制。然而，人们的逻辑思维却是顺序的，通常使用“因果”关系来描述一个事物的前因与后果，比如用真值表描述组合逻辑电路的输入与输出之间的关系。于是就有了对电路的“行为”描述，而行为描述是顺序的，就创造了一些顺序语句来描述电路的“行为”。顺序语句只出现在行为描述中，一旦对行为描述进行综合，将其转换成RTL描述（例如逻辑表达式），就又变成并行语句了。因此，电路的物理本质永远是并行的，顺序语句描述的“行为”最终都将变成电路结构—并行工作的元件及其连接关系。
如何用VHDL语言编写两个输入与门两个或门？ 与门和或门之间是什么关系？如果输入相同的话，用“C；可以描述两输入端与门，用“D；可以描述两输入端或门。将这两个并行语句在结构体中描述即可，无所谓描述顺序。
急求VHDL并行转串行的程序 没怎么编译，把大概的思路写下吧 假设进来信号名叫reg，出去信号名叫reg_o是std_logic_vector(15 downto 0)大致的流程就是 process(clk，rst，.)begin if(rising_edge(clk))。
求用VHDL语言写并行输入转同步串行输出程序和仿真 【请您参考，自主完成】VHDL语言编写的串并转换模块的源代码，用来将并行输入数据转换为串行数据输出-code for the transform of ps。http：//www.pudn.com/downloads252/sourcecode/embed/detail1166489.html
VHDL语言中对顺序语句和并行语句的理解 VHDL语言中有条件分支语句（if…then…else）和条件赋值语句（when…else），选择分支语句（case…
quartusⅡ里有4位并行输入转成一路串行输出的模块吗？vhdl怎么编写 可以直接定义四个标准逻辑位矢量，然后通过&就可以实现了
用Verilog编写8bit并行输入1bit串行输出的接口转换模块。
VHDL语言 怎么理解并行语句和PROCESS的区别 IF怎么用 求详解 可以追加 并行语句可以理解为 好多百个逻辑电路一起进行数据处理 而不是单片机那种一度环一环 需要前面的知语句处理完了 才能处理后面的语句，process就是一个个程序快 相当于一个个电路道快一个电路块是一个process process里面是逻辑电路或时序电路 if的用法注意内就是一定要在容时序电路中才能用 就是一定在process里面才行
