如何用74ls192构成30s减法计数器
用74ls192构成十六进制加减计数器原理图 您好数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。。
求用两个74ls192构成的六十进制计数器工作原理 文字叙述 越详细越好 74192是十进制计数器，将两个4192级联，并将高位的74192用反馈复位法接成6进制，就构成了60进制。
数字逻辑电路，求电路图！！用74LS192设计6进制减法计数器，外部反馈置数法 一、分析与方案选择？（一）首先要使用74LS192或40192设计一个4进制计数器和一个7进制计数器，然后通过数码管来显示状态。两种进制间的切换可以通过一个单刀双掷开关来实现。其重点和难点在于设计一个4进制计数器和一个7进制计数器。（二）通过分析74LS192和40192的特点，发现可以使用清零法来设计一个4进制计数器，而7进制则不能直接通过置数或者清零获得。因此我选择采用置数法将74LS192或40192设计的从0到7的8进制计数器改装为从1到7的计数器，然后再通过一个减法器使从1到7的计数器变为从0到6的7进制计数器。而减法器可以使用集成加法器和四个异或门来实现。？二、主要元器件介绍？ 在本课程设计中，主要用到了74LS192计数器、7447译码器、74LS00与非门、7408与门、74LS136异或门、74283加法器、七段数码显示器和一个单刀双掷开关等元器件。？（一）十进制同步可逆计数器74LS192？功能如下：？1、？异步清零。74LS192的输入端异步清零信号CR，高电平有效。仅当CR=1时，计数器输出清零，与其他控制状态无关。？2、步置数控制。LD非为异步置数控制端，低电平有效。当CR=0，LD非=0时，D1D2D3D4被置数，不受CP控制。？3、？加法计数器，当CR和LD非均无有效输入时。
怎样用74ls192实现7进制计数并用数码管显示 你是仿真还是连实际电路？不过基本都一样，用清零计数法或置数法都可以，先将芯片的Vcc及地端接好，然后将Qa，Qb，Qc相连经过与门连到CLR端。用4脚的数码管显示的话，从右。
如何用芯片74ls192构成一个46进制计数器，求电路图 现在已经没人用EWB了，太落后啦。我是用proteus 画的仿真图，就是逻辑图，你参照这个图用Multisim画是一样的。数码管显示部分可以不画，这是仿真图测试的。
关于74LS192计数器问题 1、74LS192是可预知置的十进制同步加/减计数器，计数器初始状态与减法还是加法无关。2、计数道器有清零引脚MR，清零后，不论出于加减状态，计数器输出均为0。3、计数器还具有加载功能，加载后，计专数器不论原先是什么值，输出为加载值。4、不进行清零和加载操作，计数器一直循环计数，无所谓从哪里开始属。5、减法计数时，0变9时，借位输出有效，从这个角度讲，可以认为从9开始，就如加计数是9变0时进位，可以认为从0开始。
2个74ls192和一个74ls00怎么构成24进制计数器（有原理图） 用proteus仿真图为：在proteus中，各个元件名为：计数器：74ls192，与非门：74ls00，七段数码管：7seg-bcd，·前面为低位，后面为高位，上面实现是24进制加计数器，下面的图为24进制减计数器。
