用verilog编写串并转换器的程序，要有详细注识释 reg[7：0]data；reg[2：0]cnt；always@(posedge clk or posedge rst)if(rst)/复位高有效reg；elsereg[7：0]，din}；din是输入串行数据，假设输入数据高位在前这是一个移位寄存器always@(posedge clk or posedge rst)if(rst)cnt；elseif(din_valid)/输入串行时能有效if(cnt=7)cnt；elsecnt；计数器，用来计算移位次数，移位8次在以后产生一个有效数据elsecnt；always@(posedge clk or posedge rst)if(rst)dout；dout_en；elseif(cnt=7)dout；如果计数器记到7，那么输出一个有效的8位数据dout_en；elsedout；dout_en；
现在有可以把c代码转换成verilog代码的工具吗 C和VerilogHDL是两码事情。C语言是高级程序语言，程序是什么呢？程序说白了就是一个过程。C语言描述的其实就是一个过程，它的代码是顺序执行的。而什么是HDL呢？它描述的是硬件，也就是描了一对逻辑电路与非门之类的是怎么连接的，它并不是一个过程的描述，是一种硬件布线和连接的描述。Verilog的代码中各模块是并行同步执行的。所以，并不存在C语言向Verilog语言转化的概念。试问如何将一个抽象的过程转化为具体的硬件呢？这是不合理的。
quartus ii如何将verilog 代码转换为 元件形式的原理图吗，就是与非门搭建的原理图
现在有可以把c代码转换成verilog代码的工具吗？ http：//www. xilinx.com/support/docu mentation/sw_manuals/xilinx2015_1/ug902-vivado-high-level-synthesis.pdf 开源工具有多伦多大的Legup。High-Level Synthesis with 。
关于verilog实现的串并转换功能 串并转换很简单，就是移位寄存器，后面最好跟一个锁存器，实现你所要求的功能需要四位移位寄存器和四位锁存器，锁存器的作用就是保持并行数据在移位时不发生变化：module shift(nreset，clk，en，in，out)；input nreset，clk，en，in；output[3：0]out；reg[1：0]count；移位计数，控制并行数据更新，这里是4bit并行数据reg[3：0]data；reg[3：0]out；移位计数，用于并行数据输出，也可以外加一个脉冲控制数据边界，这里移位4bit就并行输出一次*/always@(posedge clk or negedge nreset)beginif(~nreset)count；else if(en)count；end移位always@(posedge clk or negedge nreset)beginif(~nreset)data；eale if(en)data[2：0]，in}；end并行输出always@(posedge clk or negedge nreset)beginif(~nreset)out；else if(en&(count=2'b11))out；endendmodule我编译、仿真过了，没有问题，你原有的out，in}应该写成像这样data[2：0]，in}；这就是一个移位寄存器！
