用74ls138设计一个全加器电路求电路图 首先得弄清楚全加器的原2113理，你5261这里说的应该是设计1位的全加器。全加器有3个输4102入端：a，b，ci；有16532个输出端：s，co.与3-8译码器比较，3-8译码器有3个数据输入端：A，B，C；3个使能端；8个输出端，OUT(0-7)。这里可以把3-8译码器的3个数据输入端当做全加器的3个输入端，即3-8译码器的输入A、B、C分别对应全加器的输入a，b，ci；将3-8译码器的3个使能端都置为有效电平，保持正常工作；这里关键的就是处理3-8译码的8个输出端与全加器的2个输出的关系。现在写出全加器和3-8译码器的综合真值表：（A/a，B/b，C/ci为全加器和译码器的输入，OUT为译码器的输出（0-7），s为加法器的和，co为加法器的进位输出）PS：假定译码器的输出为高电平有效。A/a B/b C/ci OUT s co0 0 0 0 0 00 0 1 1 1 00 1 0 2 1 00 1 1 3 0 11 0 0 4 1 01 0 1 5 0 11 1 0 6 0 11 1 1 7 1 1根据上面的真值表，可以设计出电路图：将3-8译码器的输出OUT(1、2、4、7)作为一个4输入的或门的输入，或门的输出作为加法器的和；将3-8译码器的输出OUT(3、5、6、7)作为一个4输入的或门的输入，或门的输出作为加法器的进位输出。即完成了加法器的设计。回过头来分析：当加法器的输入分别为：a=。
8位加法器原理图 8位加2113法器原理图：8位加法5261器：指的是4102最大容量为8位的加法器。加法器是产生数的和的装置。加数1653和被加数为输入，和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。常用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用。在电子学中，加法器是一种数位电路，其可进行数字的加法计算。在现代的电脑中，加法器存在于算术逻辑单元（ALU）之中。加法器可以用来表示各种数值，如：BCD、加三码，主要的加法器是以二进制作运算。由于负数可用二的补数来表示，所以加减器也就不那么必要。
BCD码加法电路图指教 数字电路 要知道BCD数是用四位二进制数来表示一位十进制数，那么两位BCD数进行加法时（和的范围是0~18），当结果超过9时就超过了一位BCD数的表示范围（0~9），这时需要用两位BCD数来表示该结果。比如3+8=11，用BCD码相加表示为 0011+1000 所得结果为1011，显然1011并不在一位BCD码的表示范围内，当给1011加上6（也就是0110时），得到的结果为 10001，也就是两位BCD数表示的11。总结，当两位BCD数相加的结果大于9时，需要进行加6修正。设计该“加6修正逻辑”的过程为：卡诺图法：五变量的卡诺图，C0 F4 F3 F2 F1。用F表示结果，当F=1时，表示需要作加6修正。说明：C0 F4 F3 F2 F1为两位BCD数进行二进制相加后得到的结果（范围为0~18，因此需要5位二进制数来表示）。当C0为1时，也就是说相加结果大于15（在16~18之间），此时需要加6修正，F=1。当C0为0时，表示所得结果在0~15之间，这时当结果也大于9时，需要加6修正，F=1。由于这里不方便画卡诺图了，就直接上结果：F=C0+F4&F3+F4&F2对上面的 F 的表达式变换一下就行了，变成只用与非门表示的形式。表示“逻辑非”F=~[~(C0+F4&F3+F4&F2)]=~{~C0&[~(F4&F3)]&[~(F4&F2)]}
